科研前线 | 西电静电掺杂新成果推动新型器件研发

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西电刘艳团队于IEEE EDL四月刊发布了基于静电掺杂的铁电晶体管器件，相比化学掺杂工艺，其具有非挥发、可重构、轻掺杂漏极、高源漏掺杂浓度、低源漏电阻等优良特性，对于先进集成电路工艺微缩和后摩尔新型器件提供了更多的解决路径。

研究背景

化学掺杂技术被大规模运用于半导体器件的制造，但其技术有着包括较高的掺杂活化热预算、低于固溶极限的掺杂浓度、杂质散射和掺杂梯度在内各种问题。相应地，静电掺杂技术被认为是最具有替代化学掺杂技术的新路线。通过这种技术，掺杂可以被能带和临近电极费米能级的相对能量差所控制，通过功函数调控或外偏置可实现有效控制。

作为化学掺杂技术的替代，静电掺杂技术因其非易失性、载流子可控的特性，基于该技术的可重构晶体管被提出，但这需要额外偏置条件来克服易挥发性。由于非易失性和可控的极化状态，铁电材料在非易失性存储器方面的应用越来越广，这为实现非易失性和可重构性提供了技术路径。

西电刘艳教授团队与新加坡国立大学及印度理工学院联合课题组在这一研究方向上取得了重要进展，以“Proposal of Ferroelectric Based Electrostatic Doping for Nanoscale Devices”为题发表于IEEE Electron Device Letters，郑思颖为第一作者，西电刘艳教授和新加坡国立大学的Jiuren Zhou为共同通讯作者。

研究内容

在本项研究中，团队提出了基于铁电材料的经典掺杂技术，通过插入极性门的铁电薄膜实现了非挥发性和可重构性，可在不需要恒定偏置条件的情况下制备基于铁电材料静电掺杂技术的可重构纳米片场效应晶体管，具有自然形成的轻掺杂漏极（LDD）*和每立方厘米超过1021的极高的源漏区掺杂浓度，可改善晶体管亚阈值摆幅*、抑制漏极感应势垒降低（DIBL）*、获得超低源漏区电阻。

*轻掺杂漏极：全称Lightly doped drain，在双扩散漏（double diffuse drain）工艺上发展而来，在MOS侧墙形成之前增加一道轻掺杂的离子注入流程，侧墙形成后依然进行源漏重掺杂离子注入，漏极和沟道之间会形成一定宽度的轻掺杂区域；相比DDD工艺降低了器件漏极附近峰值电场，削弱了热载流子注入效应。

*亚阈值摆幅：Subthreshold swing，是衡量晶体管开启与关断状态之间相互转换速率的性能指标，它代表源漏电流变化十倍所需要栅电压的变化量，又称为S因子，S越小意味着开启关断速率ON/OFF越快。

漏极感应势垒降低：Drain induction barrier lower，也称漏极诱导势垒降低，短沟道效应之一，当沟道长度减小、VDS增加、使得漏结与源结的耗尽层靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源极端势垒高度降低，从而源区注入到沟道的电子数量增加，结果漏极电流增加。

晶体管参数表

图(a)铁电纳米片晶体管示意图 图(b)铁电薄膜的自极化和可控极化 图(c)可重构晶体管能带图

制备过程关键三步： 极性栅极-自对准控制栅-源漏接触

VPG、VGS、VDS均为0时的载流子浓度分布

ID-VG曲线和ID-VD曲线

几类掺杂技术的成果对比

前景展望

本文所介绍的研究成果实现了无恒定偏置下实现晶体管的非挥发性和可重构性，并具有各种良好的性能改进，但对于超低漏源电阻的改进，还需要进一步的研究。总而言之，该技术为先进纳米器件和和后摩尔新型器件提供了一种新的解决路径，在forksheet*等高集成度的先进工艺中非挥发性和可控掺杂是必要的。

*forksheet：通过在nanosheet结构中加入电介质“墙”隔离同型沟道实现晶体管单元面积缩小的一种晶体管结构。

团队介绍

刘艳，西安电子科技大学微电子学院教授、博士生导师，2009年博士毕业于中科院半导体研究所，2016入选西安电子科技大学菁英计划，2019年入选西安电子科技大学华山学者。长期从事四族纳米光电子器件与CMOS微电子器件的研究工作，主要研究涉及基于四族材料的光子器件、负电容场效应晶体管、新型非易失性铁电材料FeFET器件以及二维光电子器件等。主持国家自然基金委重大项目课题、后摩尔重大研究计划重点项目、科技部重点研发课题等，发明专利20余项。

论文原文链接：

https://ieeexplore.ieee.org/document/9366903/